一、 實驗目的

本實驗旨在通過使用集成電路計算機輔助設計工具，完成一個標準CMOS二輸入與非門（NAND2）的全流程設計，包括電路圖設計、邏輯功能驗證、版圖設計與物理驗證，以及后仿真分析。通過本實驗，深入理解CMOS數字集成電路的基本單元結構、設計方法、版圖設計規則以及從電路到版圖的實現過程。

二、 實驗內容

1. 電路設計與前仿真： 在電路圖編輯環境中，搭建CMOS二輸入與非門電路，進行直流分析、瞬態分析，驗證其邏輯功能（00→1， 01→1， 10→1， 11→0）和關鍵電學特性（如傳輸延遲、功耗）。
2. 版圖設計： 根據給定的設計規則（DRC），在版圖編輯器中繪制二輸入與非門的物理版圖。版圖需包含兩個串聯的PMOS管和兩個并聯的NMOS管，以及VDD、GND、輸入A/B和輸出Y的金屬連接。
3. 物理驗證： 對完成的版圖進行設計規則檢查（DRC）和電路與版圖一致性檢查（LVS），確保版圖符合工藝要求且與原始電路圖在電學上等效。
4. 寄生參數提取與后仿真： 從驗證通過的版圖中提取寄生電阻和電容（RC提取），生成包含寄生效應的仿真網表，并進行后仿真。對比前仿與后仿結果，分析寄生效應（如連線延遲）對電路性能的影響。

三、 實驗原理

CMOS二輸入與非門的布爾表達式為：Y = /(A·B)。其電路結構由兩部分組成：

• 上拉網絡（PUN）： 由兩個PMOS管并聯構成。當A和B均為高電平時，兩個PMOS管均關閉；其他任何輸入組合下，至少有一個PMOS管導通，將輸出Y上拉至VDD（邏輯1）。
• 下拉網絡（PDN）： 由兩個NMOS管串聯構成。僅當A和B均為高電平時，兩個NMOS管同時導通，將輸出Y下拉至GND（邏輯0）。

版圖設計是將這種晶體管級的電路連接關系，轉化為符合特定集成電路制造工藝幾何規則和電學規則的物理掩模圖形。設計時需遵循最小線寬、最小間距、阱和襯底接觸等規則，并考慮器件匹配、連線優化以減少寄生效應。

四、 實驗步驟與結果分析

1. 電路圖設計與前仿真：

• 使用Cadence Virtuoso Schematic Editor搭建電路。PMOS和NMOS的寬長比（W/L）根據驅動能力和速度要求進行初步設定（例如，PMOS W/L設置為NMOS的2-2.5倍以補償空穴遷移率較低的問題）。

• 使用Spectre仿真器進行瞬態分析。輸入A、B施加包含所有四種組合的脈沖信號。仿真波形清晰顯示輸出Y完全符合與非邏輯功能。測量得到（在典型工藝角下）輸出由高到低的傳輸延遲（tphl）和由低到高的傳輸延遲（tplh），并估算平均靜態功耗和動態功耗。

1. 版圖設計與物理驗證：

• 使用Virtuoso Layout Editor繪制版圖。關鍵步驟包括：

• 繪制N-well，并在其中布置兩個并聯的PMOS管，共享源極（接VDD）和N-well接觸。

• 在P-substrate上布置兩個串聯的NMOS管，共享源極（接GND）和襯底接觸。

• 使用Poly硅柵連接兩個輸入信號A和B，確保PMOS和NMOS的柵極正確對齊。

• 使用Metal1完成晶體管源/漏極的內部連接以及到電源、地和輸出節點的連接。

• 添加輸入/輸出端口（PIN）。

• 運行DRC檢查，根據報錯信息修改版圖，直至無任何違反設計規則的錯誤。

• 運行LVS檢查，提供網表對比。成功通過LVS，證明版圖與原理圖在晶體管類型、數量及連接關系上完全一致。

1. 寄生參數提取與后仿真：

• 對通過驗證的版圖進行RC提取（使用Quantus或類似工具），生成包含所有寄生電阻和電容的詳細網表（SPICE格式）。

• 使用該網表進行后仿真，施加與前仿真相同的測試向量。

• 結果對比分析： 后仿真波形顯示邏輯功能依然正確，但信號的邊沿變得略微平緩，傳輸延遲明顯增加。例如，tphl和tplh可能比前仿結果增大20%-50%，具體數值取決于工藝節點和版圖布線長度。這是由于金屬連線和通孔的寄生電阻電容引入了額外的RC延遲。動態功耗也可能因對寄生電容充放電而略有上升。此結果凸顯了在深亞微米設計中，互連線延遲已成為制約電路性能的關鍵因素，版圖優化（如縮短關鍵路徑連線、使用高層金屬等）至關重要。

五、 實驗結論與研發意義

本次實驗成功完成了CMOS二輸入與非門從電路設計到物理實現的完整流程。通過前仿真驗證了邏輯功能的正確性，通過版圖設計實現了電路的物理描述，并通過DRC/LVS確保了其可制造性和電學等效性。通過后仿真定量分析了寄生參數對電路性能（主要是速度）的影響。

從研發角度而言，本實驗所練習的全流程是現代數字集成電路芯片研發中標準單元庫開發、定制電路模塊設計的基礎環節。掌握這一流程意味著：

1. 理解了電路性能（速度、功耗、面積）與晶體管尺寸、版圖布局之間的內在聯系，為后續電路優化提供了依據。
2. 熟悉了使用EDA工具進行自動化驗證（DRC/LVS）和寄生提取的方法，這是保證芯片設計一次成功（First Silicon Success）的關鍵質量保障步驟。
3. 認識到前端電路設計與后端物理實現必須協同考慮（設計協同），尤其是在高性能或低功耗設計中，需要迭代優化以達到設計目標。

因此，本實驗不僅是學習工具使用的實踐課，更是通向實際集成電路研發工作的重要橋梁。